[Verilog Syntax] 02
주제: Declarations 1. Net(wire) 연결을 의미하며, 하나의 타입이다(그러므로 wire은 net이다). 이 자료형 자체는 일반적인 데이터 값을 저장할 수 없다.이 부분은 Vivado로 프로그래밍 하다보면 알 수 있는 데, 정말 그대로 어딘가로 연결되는 wire(선)이라고 생각하면 편하다. 종류: wire, supply0, supply1, tri, triand, trior, tri0, tri1, uwire, wand, wor Verilog에서는 일반적으로 wire을 많이 쓰며, 이 wire은 단일비트를 가진다. Declaration:wire Name1, Name2, Name3; // 단일 비트 net을 정의한다. 이 wire는 나중에 나올 module(모듈)의 I/O(Input/Outpu..
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